美国加州圣克拉拉市，2019年9月25日—基于现场可编程门阵列（FPGA）的硬件加速器件和高性能嵌入式FPGA（eFPGA）半导体学问产权（IP）指导性企业Achronix半导体公司（Achronix Semiconductor Corporation）已参加台积电IP联盟方案，该方案是台积电开放创新平台（OIP）的关键组成局部。Achronix屡获殊荣的Speedcore™ eFPGA IP针对高端和高性能应用停止了优化。Speedcore eFPGA IP现已可用在TSMC 16nm FinFET Plus（16FF +）和N7工艺技术上，并且很快将在TSMC 12nm FinFET Compact Technology（12FFC）上可用。

Achronix先前宣布了其用于Speedcore IP的、现已可提供客户运用的Gen4 FPGA架构。与以前的Speedcore架构相比，Speedcore Gen4架构的性能进步了60％，功耗降低了50％，芯片面积减少了65％，同时保存了Speedcore eFPGA IP的原有功用，将可编程硬件加速功用带到普遍的高性能计算、网络和存储应用中。Achronix将于9月26日参与在圣克拉拉市举行的台积电开放创新平台生态论坛（TSMC Open InnovaTIon Platform Ecosystem Forum）， 亿配芯城 并在420号展位上展现其Speedcore eFPGA IP如何针对每个客户的应用停止共同的范围定制和优化。

“Achronix的Speedcore eFPGA IP完成了提供最高性能硬件加速功用与同时保存顺应新工作负载的灵敏性之间的最佳均衡。这是在计算、网络和存储卸载等范畴停止SoC开发所面临的关键设计请求。”Achronix市场营销副总裁Steve Mensor说道，“Achronix是独一一家能同时提供基于高性能独立FPGA芯片的数据加速器和eFPGA IP技术的公司。有兴味在其ASIC / SoC中运用Achronix的Speedcore eFPGA的公司能够确信，他们将取得与Achronix在其本身产品中运用的、同样高质量的FPGA技术。”

Speedcore eFPGA IP是一种完整可扩展的架构，可支持从5K大小的6输入查找表（6LUT）到1M大小的6LUT的逻辑阵列，并支持包括存储器、用于滤波的数字信号处置器（DSP）单元块和针对AI / ML应用优化的机器学习处置器（MLP）单元块在内的其他可编程单元块。Achronix的高质量ACE设计工具可支持Speedcore IP。

“CPU内核、GPU内核以及如今的eFPGA都是芯片创新的关键IP，这些创新专注于人工智能、5G无线根底设备、汽车和边缘计算等范畴中瞬息万变的应用。”台积电设计根底设备管理部门高级总监Suk Lee说，“我们很快乐地看到Achronix携其优化的Speedcore eFPGA IP处理计划参加到我们的IP联盟方案，从而使我们的客户可以取得流利的设计体验、便利的设计重用以及快速集成到整个设计系统中。”

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